[問題] verilog寫法問題

看板Electronics作者 ( )時間16年前 (2008/05/05 23:49), 編輯推噓1(1推 0噓 3→)
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想請問一下 verilog中 有什麼方法是能讓寫入與讀取同步呢 如果有 可否請大大教我一下其寫法呢? 感激不盡 -- -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 125.224.153.61
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05/06 00:06, , 1F
你的寫入與讀取同步是什麼意思
05/06 00:06, 1F
→
05/06 08:11, , 2F
寫入的值經過讀取後會延遲一個clk到下一個clk顯示
05/06 08:11, 2F
→
05/06 08:18, , 3F
這樣我模擬的波形就不正確了 因此我想請問如何讓他們同步
05/06 08:18, 3F
推
05/06 11:23, , 4F
1. 用wire.. 2. 要存的話用latch
05/06 11:23, 4F
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