[問題] xilinx合成完，LUTs太大怎麼辦??

看板Electronics作者 (風和日麗)時間16年前 (2008/05/05 01:08), 編輯推噓1(1推 0噓 0→)
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我將寫完的verilog檔合成 LUTs=115%，實在有點太大 使得無法燒到fpga裡 我有再將一些寫法改寫看看 還是沒有用 不知道大家在合成時 是不是會因為一些語法或寫法 使用LUT變得很大?? 合成時有哪些是要注意的啊?? 有誰可以告訴我?? 謝謝!! -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 220.140.228.183
推
05/05 02:10, , 1F
改一下電路設計，多用sequential的
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文章代碼(AID): #187UsIus (Electronics)
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