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討論串[問題] xilinx合成完，LUTs太大怎麼辦??
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Re: [問題] xilinx合成完，LUTs太大怎麼辦??
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者proach (p.roach)時間17年前 (2008/05/05 17:57), 編輯資訊
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LUT = ROM. so, squeeze all your data into an FPGA build-in SRAM, even SRAMs.. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 118.160.66.42.
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[問題] xilinx合成完，LUTs太大怎麼辦??
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者Darrens (風和日麗)時間17年前 (2008/05/05 01:08), 編輯資訊
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我將寫完的verilog檔合成. LUTs=115%，實在有點太大. 使得無法燒到fpga裡. 我有再將一些寫法改寫看看. 還是沒有用. 不知道大家在合成時. 是不是會因為一些語法或寫法. 使用LUT變得很大??. 合成時有哪些是要注意的啊??. 有誰可以告訴我??. 謝謝!!. --. ※ 發信站
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