Re: [問題] verilog如何產生所需要的clock
不會!
#10 是無法 synthesis 的語法,
你要分清楚那些語法是 behaviour, 無法 synthesis;
那些是可以 synthesis 的 rtl...
forever 產生的 clock 是無法 synthesis 的;
#10 也會被 syntheis tool 乎略
※ 引述《YOYOKT (東西要出清啦)》之銘言：
: 小弟剛接觸verilog，有幾個問題請教各位大大。
: 如果要利用jtag去讀取一個chip的id出來，已知有固定的clock跟input值
: 只要把值正確輸入，在第n個clock就會產生出chip的id來。首先我在輸入的clock
: 用timescale 去定義頻率，用forever指令方式去產生一個我想要clock可以嗎?
: 接著我在特定的第n個clock去設定trst跟tms設1或0
: 我是用alway @( posedge clock)
: tms <= #10 1'b1 <= 在10個時間單位後tdi設為1
: 這樣去設每個時間點的值，不曉得合成jed檔，燒到cpld裡時會如我預期動作嗎?
: 用modelsim模擬出來是我想要的，可是實際燒入時，會不會有時間delay的問題
: 導致整個錯亂呢? 請大大給我指示，謝謝了!!
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◆ From: 122.120.48.186
推
03/11 09:24, , 1F
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