Re: [請益] Fermi-level pinning
Fermi level pinning是一種推斷的物理現象
理論上它是介面電荷所造成的
由於介面電荷的關係,造成Fermi level上升或下降(這要看是n or p-type基板)
的量不夠大
量測的方法,可以利用高低頻C-V量測,來計算介面缺陷密度(Dit)
但是這個方法,可能只限制於SiO2的絕緣層
High-k絕緣材料的話,因為漏電流太大而量不到低頻
所以無法計算Dit
目前好像是模擬低頻的方法來計算Dit
(可以到柏克萊大學胡振明教授的實驗室下載程式)
以上的例子我是用MOS-Capacitance的觀點來敘述
如有錯請指教
※ 引述《port (^^)》之銘言：
: 想請問 Fermi-level pinning
: 是怎麼樣的現象與機制?
: 以及實際量測上 是如何量得?
: 想要詳細了解這個問題
: 誠懇的請教 希望懂這個問題的高手
: 能夠幫我詳細的解答
: 先謝謝了
: 也祝大家新年快樂~
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