[問題] 關於FPGA時序的問題
各位板上的高手 我是個使用FPGA的新手 使用的是 ALTERA 的 PFGA 而我做了一個
簡單的電路 就是INPUT 通過兩個 D 型正反器後輸出 ,在 QUARTAS II 的 CALASSIC
TIMING ANALYER 分析後 看他的 TIMING REPORT 裡的 tco 選項 發覺他算這個信
號的延遲時間是依據時脈最初的進入晶片的進入點的正緣觸發後 經過 tco 的時間量
信號才通過正反器到達輸出端 , 而我的疑問是為什麼他比較的CLOCK信號是最初的進入
晶片的進入點 , 而不是以第二級正反器的 CLOCK 信號正緣觸發後來算呢 ?是因為考慮到
CLOCK SKEW 的問題嗎 ? 如過今天他 CLOCK 的參考點是以他通過的正反器的時脈信號
為準(以我這例子為第二級正反器的時脈信號) 那會有什麼樣的問題發生呢 ? 最後還有
一個小問題是 source synchronization 是什麼樣的觀念呀 ?
問題有點多 而我也想了很就想不太出來 >< 還希望板上的前輩們能夠多多賜教 ,
給晚輩我指導一下
感恩 <(_ _)>
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※ 發信站: 批踢踢實業坊(ptt.cc)
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