Re: [問題] 數位電路問題

看板Electronics作者Maddulin (what else do u focus?)時間17年前 (2007/07/29 01:37)推噓6(6推 0噓 6→)

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※ 引述《CuckooBoy (阿書)》之銘言： : 標題: [問題] 數位電路問題 : 時間: Sat Jul 28 21:38:44 2007 : : : : 我的FPGA的邏輯電路的輸出想加DELAY的電路 : : DELAY的長短可以改變 : : 除了CLK做的COUNTER以外,還有其它的辦法嗎? : : 感謝 : : -- : ※ 發信站: 批踢踢實業坊(ptt.cc) : ◆ From: 123.195.6.78 : → Maddulin:怎麼定義 delay? cycle count or exact timing? 07/28 23:10 : → CuckooBoy:如何定義喔?可以讓時序產生一點點相位差就可以 07/28 23:32 : → CuckooBoy:希望可以改變相位差的大小,而不是一改變就一個週期大 07/28 23:34 : → CuckooBoy:加了delay電路,可使信號比原信號慢1/4週期以上的相位差 07/28 23:35 : ※ 編輯: CuckooBoy 來自: 123.195.6.78 (07/28 23:40) 你常說的RTL, 你也說你寫RTL , 但請問你知不知道什麼叫 RTL 什麼是 RTL h/w description 的精神? 什麼叫 RTL? "register transfer" level 在這 abstraction of description 內, 我們只在乎 clock sampling 的行為換言之就是 register 如何 transfer, 中間的計算完全不被描述 RTL不處理 cycle 內的行為, 請問不處理的事, 如何描述? 不能描述如何請RTL synthesizer 處理? 所以我很好奇怎麼會有這樣的問題? 題外話很多人寫 RTL 習慣加 #, 若不加delay 訊號就看不懂, 那就放吧但是嚴格說在 DUT (design under test) 加 #, 是背離 RTL 的最基本精神若持續習慣, 我想問他為何寫HDL, 他自已也回答不出來, 若這樣怎麼可能寫出有水準的 design? 永遠只能產出一流以下的設計不知為何寫HDL, 不知自已在幹嘛? 因為交作業嗎還無可厚非若是做為未來的職業, 要麻重新反省自已在幹嘛, 要麻就準備混口飯吃, 餓不死不過也吃不飽 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 220.141.98.182 ※ 編輯: Maddulin 來自: 220.141.98.182 (07/29 01:41)

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IRUS

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ckl12345

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CuckooBoy

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