[問題] 關於ＶＨＤＬ的問題！！
各位板上的大大，想請教一下一個關於ＶＨＤＬ的觀念
process(clk)
begin
if clk'event and clk='1' then
if keyclk='1' then
qld <= not sw1;
end if;
q1dly <= q1d;
end if;
end process;
我上課的時候老師交了一個程式，其中片段如上
我想請教的問題是為什麼qldly會ＤＥＬＡＹ qld一個ＣＬＫ？？
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喵的咧~~
給別人意見就是中肯上面加個中肯!
給自己意見就是無解外面包裝無解!
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 203.64.102.231
※ 編輯: chyihuann 來自: 203.64.102.231 (05/14 23:34)
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