[問題] 用Verilog-XL compile出來的錯誤

看板Electronics作者 (點點)時間18年前 (2007/05/03 12:28), 編輯推噓2(2推 0噓 0→)
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Compiling source file "add_sub.v" Compiling source file "add_sub.v" Error! Module name (ADD_SUB) previously declared [Verilog-MNPD] "add_sub.v", 1: Error! Module name (testbench) previously declared [Verilog-MNPD] "add_sub.v", 16: 2 errors End of Tool: VERILOG-XL 05.50.003-p May 3, 2007 12:25:47 請問有沒有人知道這是什麼錯誤呢?辜狗辜不到耶QQ -- ╥ ═╨╨═ ╒╦╕╔═╕╭═╕ ║ ═╣══ ║ ╠═ ║ ╖ ／" ║ ═╜═ ╨ ╨ ╰═╯ " █ ║ ╥ ║○ ╭╖ ═╮╮ ○ ╬═╬═ ╭╖╭╮ ║║ ═╣║ |點┘ ╬ ╠ ╙╬╰╯th╙╬ ═╯╨ ∥ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.114.86.101
推
05/03 14:53, , 1F
閱..
05/03 14:53, 1F
推
05/12 03:06, , 2F
錯誤訊息不是說的很清楚了=>重複宣告
05/12 03:06, 2F
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