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討論串[問題] 用Verilog-XL compile出來的錯誤
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Re: [問題] 用Verilog-XL compile出來的錯誤
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者wanchu (doggy and bowly)時間18年前 (2007/05/04 00:27), 編輯資訊
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應該是你在 top module 中已經 include 你要的 add_sub.v 檔案. 而在 compiler 時候又加入了一次 add_sub.v. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 128.138.43.43.
#1
[問題] 用Verilog-XL compile出來的錯誤
推噓2(2推 0噓 0→)留言2則，0人參與, 最新作者dot40431 (點點)時間18年前 (2007/05/03 12:28), 編輯資訊
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Compiling source file "add_sub.v". Compiling source file "add_sub.v". Error! Module name (ADD_SUB) previously declared [Verilog-MNPD]. "add_sub.v", 1:
(還有319個字)
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