Re: [問題] verilog合成電路後要怎麼轉成netlist檔?

看板Electronics作者NalrA (..)時間19年前 (2007/03/17 03:19)推噓3(3推 0噓 0→)

留言3則, 3人參與討論串2/2 (看更多)

※ 引述《cu0222 (愛丸主義)》之銘言： : 我已經寫好verilog code，也利用"design vision"將code : 從behavior-level轉成gate-leve，接下來我要用什麼方法或有什麼軟體 : 將此gate-level的電路轉成netlist(有點類似cadence->export->CDL) : 或是layout檔(.dgs)，拜託各位知道的學長同學給我點指點，感激不盡 .......... 你的gate-level檔案就是你所謂的netlist... 進一步要產生layout，還需要別種tool，例如soc encounter or astro 不過這兩套軟體在短時間應該沒這麼容易學會，layout通常都需要一些失敗經驗.. 你google搜尋一下應該可以得到很多資訊.. -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 61.216.215.50 ※ 編輯: NalrA 來自: 61.216.215.50 (03/17 03:26)

推

pow

03/17 10:30, , 1^F

03/17 10:30, 1^F

推

tkhan

03/17 12:09, , 2^F

03/17 12:09, 2^F

推

yenci

03/18 10:17, , 3^F

03/18 10:17, 3^F