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討論串[問題] verilog合成電路後要怎麼轉成netlist檔?
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Re: [問題] verilog合成電路後要怎麼轉成netlist檔?
推噓3(3推 0噓 0→)留言3則，0人參與, 最新作者NalrA (..)時間19年前 (2007/03/17 03:19), 編輯資訊
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........... 你的gate-level檔案就是你所謂的netlist.... 進一步要產生layout，還需要別種tool，例如soc encounter or astro. 不過這兩套軟體在短時間應該沒這麼容易學會，layout通常都需要一些失敗經驗... 你google搜尋一下應該可以
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[問題] verilog合成電路後要怎麼轉成netlist檔?
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者cu0222 (愛丸主義)時間19年前 (2007/03/17 02:07), 編輯資訊
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我已經寫好verilog code，也利用"design vision"將code. 從behavior-level轉成gate-leve，接下來我要用什麼方法或有什麼軟體. 將此gate-level的電路轉成netlist(有點類似cadence->export->CDL). 或是layout檔(
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