Re: [問題] 邏輯閘問題
看板Electronics作者Maddulin (what else do u focus?)時間19年前 (2007/01/13 14:26)推噓0(0推 0噓 1→)留言1則, 1人參與討論串3/3 (看更多)
※ 引述《CuckooBoy (阿書)》之銘言：
: 請教各位大大
: 常聽人說不要用程式的角度去想數位電路
: 而要用數位電路去想程式
: 我不明白這道理耶.....
: 因為我正在學VERILOG,我一直在擔心我會跟他講得一樣 用程式去想數位電路
: 因為一般書上教的....好像就是用程式引導出數位電路
: 我有問過一些人 他們說........看就了就知道 要的功能是什麼數位電路
: 真的是這樣嗎?
: 還是要用到卡諾圖化簡呢?
: 因為合成出來的電路是最佳化的,我怎麼看得出來為什麼要這樣兜呀?
: 不是因為卡諾圖化簡的結果等於這樣嗎?
: 還是..........?
你用什麼語言去寫你的電路? hardware description, 是嗎?
不管HDL或digital circuit design演進的歷史,目前即然是用HDL設計數位電路
本來就是寫語言 describes your design architectures 不是嗎?
這樣的想法為何還會用寫軟體的角度 codes your design?
若寫了半天還是無法理解,我想只有一個原因,就是真的不是寫HDL的料
剩下的就是設計的有效率,寫比別人小,比別人快,別比人省電
這才是正真有天份的人分出高下的地方
也許數位的gate count,大家差不了多少,但timing, power就天差地遠了
至於Karnaugh Map的問題,通常絕大部分時不需考慮comb. logics最簡化的問題
因為synthesis tools會處理(當然對synthesis algorithms必要的理解是需要的),
主要原因在於它絕不會dominate, 而是你的 data-path 或是 mapping 的 ALUs
所以一個 elegency data-path 可讓ALUs快/小,省電才是designer在
architecture level該考慮的問題
合成的netlists,和你的 design constraints, environments
和你的synthesis level (logic/physical), 和eda tools algorithms 都有關
也許在你的design constraints, environments 的特定下是最佳化的
不過相對於architecture design而言,是不重要的
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※ 編輯: Maddulin 來自: 218.160.102.176 (01/13 14:38)
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01/13 21:50, , 1F
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