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討論串[問題] 邏輯閘問題
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#3
Re: [問題] 邏輯閘問題
推噓0(0推 0噓 1→)留言1則，0人參與, 最新作者Maddulin (what else do u focus?)時間19年前 (2007/01/13 14:26), 編輯資訊
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你用什麼語言去寫你的電路? hardware description, 是嗎?. 不管HDL或digital circuit design演進的歷史,目前即然是用HDL設計數位電路. 本來就是寫語言 describes your design architectures 不是嗎?. 這樣的想法為何還
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#2
Re: [問題] 邏輯閘問題
推噓2(2推 0噓 15→)留言17則，0人參與, 最新作者sasako (smile~^^)時間19年前 (2007/01/10 18:29), 編輯資訊
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不過 事實上verilog只要你遵守固定的語法跟觀念就可以了. 除非你的觀念/語法錯誤 才有可能讓compiler合成出你意料之外的電路. 而這些意外的電路通常都不小 而且難以控制又花area/power. 不然我還沒聽過. 一樣的function誰誰誰光改寫rtl code可以做出只有一半area
(還有66個字)
#1
Re: [問題] 邏輯閘問題
推噓1(1推 0噓 1→)留言2則，0人參與, 最新作者acelp (未來，一直來一直來)時間19年前 (2007/01/10 15:50), 編輯資訊
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你可以自己想一想 為什麼. always @( A or B or C). if .... 這樣會合成成latch? 為什麼大家都不喜歡看到latch?. 為什麼最好不要有訊號沒放在sensitivity list內?. 為什麼full case跟parallel case有其存在的必要性?. 你想
(還有560個字)
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