[問題] verilog always 合成
像下面的例子
訊號線C有用到但沒在always() 裡面
這樣合成出來結果
是一定有問題嗎??
因為發現這樣simulation只會出現 warning
不會 error
RTL sim 正確~~^^
Gate sim 有錯....囧oo
所以想知道寫這樣
到底會合成出來什麼~~
always@( A or B )
begin
if(B && C)
A = B;
else
A = 0;
end
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◆ From: 61.31.162.82
※ 編輯: DecadentX 來自: 61.31.162.82 (01/08 00:39)
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