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討論串[問題] verilog always 合成
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Re: [問題] verilog always 合成
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者bakerly (bakerly)時間19年前 (2007/01/09 17:02), 編輯資訊
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抄一段以前上課講義上的話. Event List Rules. If an always statement is modeling a combinational circuit,. then every variable which is read before it is updated in
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[問題] verilog always 合成
推噓5(5推 0噓 6→)留言11則，0人參與, 最新作者DecadentX (失蹤很久的鑰匙)時間19年前 (2007/01/08 00:38), 編輯資訊
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像下面的例子. 訊號線C有用到但沒在always() 裡面. 這樣合成出來結果. 是一定有問題嗎??. 因為發現這樣simulation只會出現 warning. 不會 error. RTL sim 正確~~^^. Gate sim 有錯....囧oo. 所以想知道寫這樣. 到底會合成出來什麼~~.
(還有12個字)
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