Re: [問題] 請問有關cadence layout 出現的問題
※ 引述《elf326 (小小)》之銘言：
: 在使用cadence layout的時候,做DRC通過,可是做LVC的時候卻出現錯誤....
: 確認CDL是成功的,作LVS時該載入的檔案也沒有錯誤...
: 可是LVS結速出現的訊息卻顯示 "source could not be readed code4**" 還有NO Match
: -ing之類的訊息(元件),所使用的製程是TSMC RF 0.18um製程,是使用PDK1.2版來做layout
: 的
: 以前做過0.35um的製程,CDL出來的netlist檔要修改,那0.18um也要嗎?
: 想請問大大有遇過類似的狀況嗎?.....謝謝^^"
先謝謝各位大大,原因是沒把一個資料庫include進來,
想在請問一下,通常0.18um的X,Y snap spacing是設多少? 因為第一次畫T18,所以麻煩
各位大大 指導一下....謝謝!! ^^"
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