Re: 如何做設計驗證？
若是要考慮 timing 才能確保 design functional 正確，那請教有人做
RTL sign off 是怎麼做的？
==> 在 wildwolf.bbs@cad1.ee.nctu.edu.tw (可愛的哲哲) 的文章中提到:
> 【 在 chenchenkuo.bbs@bbs.badcow.com.tw (博班的生活是降喔) 的大作中提到: 】
> : 我是沒有run過digital design flow啦^^"
> : 不過在做完STA分析時
> : 除了符合timing constraint的要求外
> : 加入timing的因素不是可能會有skew or glitch
> : 造成function error?
> clock skew 屬於 gate delay && RC delay 計算問題,
> 在 timing 分析中會被看出
> clock jitter 可靠設定 clock uncertainity 來預留 margin
> glitch 也是屬於 gate delay 問題,如果為 gated clock 設計問題,
> 目前也可檢查. 非 gated clock 上訊號的 glitch,跟一般分析 gate delay
> 問題相同,所以都不成問題
> : STA只管timing問題?
> : 不會綜合去考量timing造成function的問題?
> 你的 function 問題, 如果為 synthesis 軟體造成,
> 可用 LEC 檢查, 如果為設計問題, RTL 就會錯了
> 如果是因為 delay 過大造成 timing 錯誤, 這個在 STA report 就可知道
> : 還是說design時
> : 先check Function問題(無考慮timing)
> : 再來就做STA來check timing
> : 됊> 當然是這樣的
> : 阿...我是想請教大家
> : 不會再考慮timing的因素下在去做function check?
> : 各做各的嗎?
> : 觀念可能有點問題,請大家指導一下^^
> 除非你的電路有 internal trigger, 例如由外面信號產生
> 內部 trigger 信號,又非 gated-clock 情形, 這種情況下
> 設計電路較複雜, 必須考量 delay 才能確保 function 正確.
> (simulation 做到 cycle-accuracy 還不足)
> 如果是標準的由 clock 驅動的電路,simulation 只需 cycle-accuracy
> 的話, STA 的 report 就很夠了.
--
* Origin: ★ 交通大學資訊科學系 BBS ★ <bbs.cis.nctu.edu.tw: 140.113.23.3>
討論串 (同標題文章)
以下文章回應了本文：
完整討論串 (本文為第 17 之 21 篇)：