Re: [問題] Buffer量測問題
※ 引述《whsu (淡淡如水...)》之銘言：
: 請問...
: 本人在設計buffer(OP)，
: 經由CIC下線，後來實際的量測值，
: 出現"rising/falling settling time"比模擬值還要快的現象，
: 一直找不出為何會有如此結果，
: 想請教各位高手，是什麼原因導致此現象的?
: 謝謝！
會不會是實際膜厚比模擬的大
或是poly的doping比設計的大
這樣的話會造成capacitance變小或resistance變小
RC delay decrease
我猜的啦
製程有很多原因可以探討
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這是趕流行~
http://www.wretch.cc/blog/lary
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討論串 (同標題文章)
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