Re: [請益] 請教關於完全空乏區!
※ 引述《cehobo (告別58)》之銘言：
: ※ 引述《bonjoviphy93 (ZZZZ......)》之銘言：
: : 不好意思小弟不才，想情問各位大大
: : 一般我們知道P N JUNCTION 接連時會產生"空乏區"
: : 當接上逆向偏壓時空乏區會隨著逆向偏壓變大而增大
: : 這時候，如果將逆向偏壓增加使空乏區變寬到整個
: : P , N type半導體都變成空乏區時，此時電容是最小
: : （因為C正比於 1/空乏區寬度），此時無論在增加逆
: : 向偏壓空乏區也不會變寬，電容也變成一最小值理論
: : 上不會再改變。
: : 小弟的問題是：
: : 一、形成完全空乏有什麼優點（可以改善什麼特性），為什麼一般製作像SOI等元件時，
: : 都會提到完全空乏？
: 完全空乏時,可耐的電壓相當的大...在mos元件中,其崩潰電壓與空乏區的長度成正比
: : 二、請問雜質怎麼影響空乏區產生電容的？就我查到的是，雜質會造成晶格缺陷，進而使
: : 得載子運動受到干擾而減速，單是我不清處跟電容有什麼關連呢？
: : 拜託各位大大幫幫忙吧，找了幾本半導體元件跟 電子學都找不到，求求大大們幫幫
: : 小弟吧 @_@"
那是mos中的punch-through吧？
breakdown voltage跟oxide的厚度與quality有關
(可以去查大施敏後面的附錄）
跟depletion region無關
SOI的優點跟depletion region應該沒有什麼關係
主要是SOI沒有body effect
也比較沒有substrate scattering
可以提升silicon的mobility
但是SOI比一般wafer貴很多 其實不大實用
建議把小施敏看完 你會懂得更多
有中譯本
更猛一點的把大施敏看完
如果是SOI的部分 建議還是多看paper囉
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這是趕流行~
http://www.wretch.cc/blog/lary
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.113.197.194
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