Re: [問題] Verilog的問題??
module add8
(
cin,a,b,
s,cout
);
input cin;
input[7:0] a,b;
output cout;
output[7:0] s;
wire[6:0] cy;
add8 fa0(cin,a[0],b[0],s[0],cy[0]);
fa1(cy[0],a[1],b[1],s[1],cy[1]);
fa2(cy[1],a[2],b[2],s[2],cy[2]);
fa3(cy[2],a[3],b[3],s[3],cy[3]);
fa4(cy[3],a[4],b[4],s[4],cy[4]);
fa5(cy[4],a[5],b[5],s[5],cy[5]);
fa6(cy[5],a[6],b[6],s[6],cy[6]);
fa7(cy[6],a[7],b[7],s[7],cout);
endmodule
請問一下大大,我將後面逗號改為分號之後
接著compiler出現了新的錯誤訊息如下:
Module Instantiation error: Module Instantiation must contain the module
instance name of at least one module.
但是如果改成add8 fa0(cin,a[0],b[0],s[0],cy[0]);
add8 fa1(cy[0],a[1],b[1],s[1],cy[1]);
add8 fa2(cy[1],a[2],b[2],s[2],cy[2]);
add8 fa3(cy[2],a[3],b[3],s[3],cy[3]);
add8 fa4(cy[3],a[4],b[4],s[4],cy[4]);
add8 fa5(cy[4],a[5],b[5],s[5],cy[5]);
add8 fa6(cy[5],a[6],b[6],s[6],cy[6]);
add8 fa7(cy[6],a[7],b[7],s[7],cout);
之後,就又回到我一開始遇到的問題了>Q<
所以請大大再救一次吧!!
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 59.104.186.168
討論串 (同標題文章)
完整討論串 (本文為第 2 之 3 篇)：