討論串[問題] Verilog的問題??
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module add8(cin, a, b, s, cout);. input cin;. input[7:0] a,b;. output cout;. output[7:0] s;. wire[6:0] cy;. add fa0(cin,a[0],b[0],s[0],cy[0]);. add fa
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module add8. (. cin,a,b,. s,cout. );. input cin;. input[7:0] a,b;. output cout;. output[7:0] s;. wire[6:0] cy;. add8 fa0(cin,a[0],b[0],s[0],cy[0]);. f
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※ 引述《padon.bbs@ptt.cc ( 海邊漂來的便當)》之銘言：. > add8 fa0(cin,a[0],b[0],s[0],cy[0]),. > fa1(cy[0],a[1],b[1],s[1],cy[1]),. > fa2(cy[1],a[2],b[2],s[2],cy[2]),.
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