Re: 不經合成可知道大約的cell數嗎？
==> 在 sdl.bbs@bbs.nsysu.edu.tw ([♂]我是口琴瘋子！) 的文章中提到:
> > 用verilog寫一個電路
> > 可以用好幾種架構來實現
> > 光是我專題其中某一部分
> > 我腦中就有好幾種不同架構
> > 像是8*8的乘法器
> > 用1bit*8bit 經過移位再累加8次
> > 真的會比直接用8bit * 8bit的面積還小嗎？
> 犧牲時間換取空間, 應該會比小
> > 我覺得直接拿去合成真的蠻浪費時間的
> > 有沒有人知道到底要怎麼樣才能不經過合成就知道大約的cell數？
> > modelsim有這個功能嗎？
> 合成的cell跟 cell library 有關, 若只有behavioral 那就只知道
> logical 上怎麼連, 無法知道實際上的cell 怎麼連的, 用了多少cell
> 越high level的寫法所產稱的cell跟 constraint有關, 我想是無法
> 確切知道cell數, 除非你用gate level的方式去寫吧?
> modelsim 只是simulator, 具我所知好像沒有這種功能
> > 另外一般gate com而不是cell數來做為面積大小的比較
> > 我只知道gate com這個音，不知正確的字是什麼？
> > 麻煩知道的人說一下
> gate count
debussy nSchematic 能粗合成
以前 bug很多
不過 只是 把 rtl 變簡單電路 後 你自己算看看
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* Origin: ★ 交通大學資訊科學系 BBS ★ <bbs.cis.nctu.edu.tw: 140.113.23.3>
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