[問題] 有沒有不經過合成就可知道大約的cell數
用verilog寫一個電路
可以用好幾種架構來實現
光是我專題其中某一部分
我腦中就有好幾種不同架構
像是8*8的乘法器
用1bit*8bit 經過移位再累加8次
真的會比直接用8bit * 8bit的面積還小嗎？
我覺得直接拿去合成真的蠻浪費時間的
有沒有人知道到底要怎麼樣才能不經過合成就知道大約的cell數？
modelsim有這個功能嗎？
另外一般gate com而不是cell數來做為面積大小的比較
我只知道gate com這個音，不知正確的字是什麼？
麻煩知道的人說一下
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