[問題]請問有關verilog的問題

看板Electronics作者 (距離畢業的日子)時間18年前 (2005/11/25 22:35), 編輯推噓2(2推 0噓 0→)
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各位大大好 我想請問一下有關verilog語法的問題 就是在clock25連續送值為 1 2 3 4 5 6.... (如下圖) ── ── ── ── │ │ │ │ │ │ │ .....(clock25) ── ── ── ── 〔 1 〕〔 2 〕〔 3 〕〔 4 〕..... 然後要如何再每個data中間補個"0" 會變成 ── ── ── ── ── ── ── │ │ │ │ │ │ │ │ │ │ │ │ │ .....(clock25) ── ── ── ── ── ── ── 〔 1 〕〔 0 〕〔 2 〕〔 0 〕〔 3 〕〔 0 〕〔 4 〕〔 0 〕..... 也就是做upsample 小弟再怎麼做都會把2,4,6,8...等的偶數的值給蓋掉用零取代 不曉得各位大大能不能幫幫我 謝謝大家 -- 我的語法 always@(posedge clock25) begin if(clock12) //clock25除頻為clock12 DATA_OUT=DATA_IN; else DATA_OUT=0; end -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 163.22.24.101
推
11/26 03:07, , 1F
寫Verilog要先做好邏輯設計 確定沒問題再來探討語法喔～
11/26 03:07, 1F
推
12/31 03:39, , 2F
你這個寫法實際上只是二擇一阿...每兩筆資料選一筆
12/31 03:39, 2F
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文章代碼(AID): #13Xo4xjj (Electronics)
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