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討論串[問題]請問有關verilog的問題
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Re: [問題]請問有關verilog的問題
推噓0(0推 0噓 1→)留言1則，0人參與, 最新作者deathcustom (每天都是七彩繽紛)時間20年前 (2005/11/26 23:55), 編輯資訊
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一般來說這應該是一個parallel input series output的component吧. input 16 lines , series output. module Upsampler( Buf_o, Feedback_o , Data_i, Up_i, clk);. //output
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[問題]請問有關verilog的問題
推噓2(2推 0噓 0→)留言2則，0人參與, 最新作者newword (距離畢業的日子)時間20年前 (2005/11/25 22:35), 編輯資訊
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各位大大好. 我想請問一下有關verilog語法的問題. 就是在clock25連續送值為 1 2 3 4 5 6.... (如下圖). ── ── ── ──. │ │ │ │ │ │ │ .....(clock25). ── ── ── ──. 〔 1 〕〔 2 〕〔 3 〕〔 4 〕......
(還有285個字)
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