Re: [討論] 在pll鎖相迴路中,其中pfd的dead zone
※ 引述《chenchenkuo.bbs@bbs.badcow.com.tw (強哥的電音還不錯耶)》之銘言：
: ※ 引述《fullspectrum.bbs@ptt.cc (要多多加油呀)》之銘言：
: : 如果pll已經locked之後又unlock
: : 我想應該是系統的問題
: : 一般來講dead zone跟charge pump的up跟dn current之間的mismatch
: : 是影響到了在pll在lock之後
: : 其reference和clock之間的static phase error的大小
: 請教一下
: deadzone產生的原因可以解釋為
: 因為gate delay!=0 嗎?
其實有時候還會再加上額外多的delay
這樣當reference跟回來的clock接近in-phase的時候
那麼up跟dn就會同時被提高
也就會同時有pulse產生
如果pulse的寬度愈寬
後面的charge pump就不會老是在float的狀態下
那麼dead zoon就可以減少
當然了，如果增加了pulse的寬度
會讓你pfd的operation frequency降低
另外一方面
在整個系統上來講
不管是pll或是dll來講，在time domain看到的jitter
不只會跟你前面pfd和pd的dead zoon有關
也跟charge pump的up跟dn電流能夠match到什麼程度有很大的關係
所以有很多的paper可以見到在比較care jitter大小的pll上
他們都會在charge pump上來動手腳
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◆ From: 203.204.63.130
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