Re: [轉錄]Re: [問題] 一些數位ic design遇到的問題
※ 引述《bbuc》之銘言:
: 作者: TaipeiWind (人生太奇妙了 ) 看板: Tech_Job
: 標題: Re: [問題] 一些數位ic design遇到的問題
: 時間: Fri Apr 10 11:15:41 2009
: 你的問題很簡單 你有一個 high fanout input, 他drive很多logic
: synthesis 遇到fanout過多的問題
: 你有想過 為什麼不擋 反而沒事嗎??
: Ans : 因為tool下了ideal network 在上面
: 為什麼tool會下這個attribute ?
: 因為一般來說 high fanout synthesis(HFS) 是在backend做的
: 就像 scanen, clock reset 這些訊號
: 他們都有很多fanout, 在synthesis做是沒有意義的
: latch了 為什麼出事? 因為tool沒下ideal network 在你的latch out
: 所以synthsis tool 做了 HFS
: 解法 : (1) No latch, 但是在backend要記得做high fanout synthesis
: (2) latch, 但是要自己在.sdc 下ideal net\※work on latch out
: backend也要做high fanout synthesis
: clock uncertainty : 看你的製程 不用太大 一般0.5ns算很大了
: propagating delay : 我有一點忘了 不過frondend好像不用下 (不確定XD)
: clk latency : 如果是作業的話 不用下了啦....
: 建議你把.sdc 的doc好好看一下 自己試看看 有下沒下的差別
: 主要還是要看的妳control signal是長什麼樣
: 如果簡單一點的 下個false path 又快又省事....
這位強者說得沒錯
fanout的問題可以留到後段Astro或是SOCencounter再去解決
長tree的部分也是,這也是為什麼sythesis後的時間不準的原因...
因為他沒有考慮你加了buf的時間,或者應該說他長tree的模擬方式太差,
所以才會有IC complier的出現,聽說他模擬跟後段出來的結果,誤差值
很小...
總之,這個東西我曾經在Astro中修過,cts那裡交給tool幫你修復,而出
來的time skew只要在一個範圍內,就是可以接受的,只是你必須忍受可能
會有很多buf出現在你電路中,導致你面積又變大了...
其他有些觀念問題,你可以寄信給當時上sythesis的那位CIC老師,之前寄信
他都會回我,人還不錯...
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◆ From: 220.135.103.42
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