[轉錄]Re: [問題] 一些數位ic design遇到的問題
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作者: TaipeiWind (人生太奇妙了 ) 看板: Tech_Job
標題: Re: [問題] 一些數位ic design遇到的問題
時間: Fri Apr 10 11:15:41 2009
你的問題很簡單 你有一個 high fanout input, 他drive很多logic
synthesis 遇到fanout過多的問題
你有想過 為什麼不擋 反而沒事嗎??
Ans : 因為tool下了ideal network 在上面
為什麼tool會下這個attribute ?
因為一般來說 high fanout synthesis(HFS) 是在backend做的
就像 scanen, clock reset 這些訊號
他們都有很多fanout, 在synthesis做是沒有意義的
latch了 為什麼出事? 因為tool沒下ideal network 在你的latch out
所以synthsis tool 做了 HFS
解法 : (1) No latch, 但是在backend要記得做high fanout synthesis
(2) latch, 但是要自己在.sdc 下ideal network on latch out
backend也要做high fanout synthesis
clock uncertainty : 看你的製程 不用太大 一般0.5ns算很大了
propagating delay : 我有一點忘了 不過frondend好像不用下 (不確定XD)
clk latency : 如果是作業的話 不用下了啦....
建議你把.sdc 的doc好好看一下 自己試看看 有下沒下的差別
主要還是要看的妳control signal是長什麼樣
如果簡單一點的 下個false path 又快又省事....
※ 引述《bbuc (C&C++完美經典)》之銘言：
: 各位好,我是一個做數位design的研究生
: 關於design中設計的方式遇到一些問題
: 希望有識者能不吝給予指教
: 在與他人討論的過程中
: 我了解到一顆IC的input與output都必須要用register檔住
: 因此在作為control訊號的input port就有些問題
: 由於是一個multi-mode的電路
: 在我原本的寫法
: input port作為電路內部的control訊號來切換mode時(非clk/rst)
: 可能會有數千個fanout
: 因為整個電路的動作都被這個訊號所控制(如控制mux)
: 如果我用register擋住這個訊號
: synthesis時似乎因為fanout過大而使得這個儲存控制訊號的register變得很大
: delay也較長
: 而不擋時似乎在syn這個階段比較不會有這個問題
: 我將我想問的問題條列如下:
: 1.是否真的一定要用register檔住input,不能直接由input進去控制
: (此訊號在同一mode下為constant)
: 2.若一定要用register檔住,fan out又過大的話,可以在synthesis時用
: set max fanout指令來解決嗎? 這個指令似乎是用加buffer的方式來解決
: 那麼這些buffer會不會造成timing的延遲呢
: 3.max fanout一般適當的值是多少? (操作頻率希望能高於150MHz)
: 4.有人建議我用手刻clock tree的方式去分這些訊號,請問這樣是正統的寫法嗎?
: 5.這是額外的問題.....
: 請問一般而言clock uncertainty應設為多少呢?
: 另外propagating delay和clk latency應該怎麼設呢?
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※ 編輯: bbuc 來自: 220.136.218.125 (04/10 11:40)
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