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作者 yuehyueh24 在 PTT [ Electronics ] 看板的留言(推文), 共7則
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[問題] verilog register奇怪變化
[ Electronics ]39 留言, 推噓總分: +12
作者: yuehyueh24 - 發表於 2020/08/06 15:29(3年前)
3Fyuehyueh24: 我tb 是negative edge給值 之後會產生一個write burs08/06 18:35
4Fyuehyueh24: t的訊號讓state從idle進入w_w08/06 18:35
6Fyuehyueh24: 我把整個檔案連同testbench都放到雲端了08/06 20:59
7Fyuehyueh24: https://reurl.cc/0oVZmM08/06 21:00
10Fyuehyueh24: 我全部都是用同一個clock source在跑的08/06 21:49
17Fyuehyueh24: 喔喔原來是這樣 看來我tb寫的太隨便了 謝謝r大幫忙08/06 22:58
22Fyuehyueh24: 抱歉我太粗心了 不過至少學到一課了08/06 23:19
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