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作者 ViewMoon 在 PTT [ Electronics ] 看板的留言(推文), 共181則

限定看板：Electronics

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[問題] 串列非同步傳輸需要相同時脈嗎

[ Electronics ]52 留言, 推噓總分: +10

作者: kiesoIFRS - 發表於 2015/09/10 22:25(10年前)

45^F推ViewMoon: 不惜成本的話，不同時脈的非同步 UART 的確可以作09/12 19:32

46^F→ViewMoon: 歷史上也只有某廠商作過一次而已...，但 cost down 嘛09/12 19:33

Re: [請益] 請教可靠的QFN焊接(with 熱風槍)

[ Electronics ]34 留言, 推噓總分: +4

作者: a22326284 - 發表於 2015/08/27 00:07(10年前)

1^F→ViewMoon: 理論上依 datasheet 的溫度，實際上...等壞了再說08/27 00:25

[問題] Verilog Counter waveform請教

[ Electronics ]13 留言, 推噓總分: +2

作者: zmudd - 發表於 2015/08/26 23:06(10年前)

1^F→ViewMoon: 預期是A; cnt<=cnt+1最好改寫成cnt<=#1cnt+1,同理EN的08/27 00:16

2^F→ViewMoon: 來源也是;race condition才會是B;如果 design 是 single08/27 00:17

3^F→ViewMoon: clock，那麼 ncverilog 可以跑出A; 否則,不同 simulator08/27 00:18

4^F→ViewMoon: 可能會有不同 simulation result; 所以加 #1 是好習慣08/27 00:19

5^F→ViewMoon: 另一個加 #1 的好處是 waveform 可以分辨 clock phase和08/27 00:20

6^F→ViewMoon: data phase; 唯一不要加 #1 的情況是 generated clock08/27 00:20

7^F→ViewMoon: 不過這類 generated clock on FF/Q 我會故意寫 #0 去08/27 00:21

8^F→ViewMoon: highlight generated clock 這事實08/27 00:21

9^F→ViewMoon: 若 single clock 且 clock tree 上手放 gating cell08/27 00:23

10^F→ViewMoon: 不同的 simulator 一樣有可能有不同 simulation result08/27 00:23

[問題] 為什麼課本的圖喜歡用少數載子表示？

[ Electronics ]13 留言, 推噓總分: +7

作者: obecom - 發表於 2015/08/04 23:56(10年前)

1^F→ViewMoon: 好白爛的第四行08/05 02:29

Re: [問題] Design Complier遇到問題

[ Electronics ]3 留言, 推噓總分: +2

作者: a22326284 - 發表於 2015/07/07 22:16(10年前)

2^F→ViewMoon: 這裡的 begin/end 可以省掉, <= p_pin建議改 <= #1 p_in07/09 18:22

[問題] DFT compiler clock mux 問題

[ Electronics ]16 留言, 推噓總分: 0

作者: happyuser - 發表於 2014/04/26 07:43(11年前)

1^F→ViewMoon:TestMode 故意改為 1'b1, 是否 tool 就可辨識 ?04/26 21:30

2^F→ViewMoon:tool 自動加上 mux 後使用的 fixing clock , 也是 clk ?04/26 21:30

3^F→ViewMoon:除非真的你確認在 RTL 手動 fixing 有好處04/26 21:31

4^F→ViewMoon:不然放給 tool 自動 fixing 就好了...04/26 21:31

6^F→ViewMoon:看一下自動加上的 mux, mux 的 select pin 的源頭04/27 09:10

7^F→ViewMoon:用 verdi 確認一下，和 TestMode 是否真是同一個04/27 09:11

8^F→ViewMoon:另，若 design 是你 maintain 的，且 clk_d32 並沒有04/27 09:12

9^F→ViewMoon:always @(negedge clk_d32) 這種寫法，也沒 output 至 PO04/27 09:13

10^F→ViewMoon:那麼 clk_d32 建議最好用 gated clock 作, 若用04/27 09:13

11^F→ViewMoon:generated clock 對 DFT fixing, APR timing, FPGA 都很04/27 09:14

12^F→ViewMoon:麻煩04/27 09:14

13^F→ViewMoon:clk_d32 若是用 ripple counter 實作更麻煩，除了省電04/27 10:45

14^F→ViewMoon:但 ripple counter 作了 DFT 又會更耗電04/27 10:47

[問題] verilog 節省版面寫法

[ Electronics ]11 留言, 推噓總分: +4

作者: hoochie - 發表於 2014/04/25 10:59(11年前)

5^F→ViewMoon:可是這並不能叫 RTL04/26 22:39

7^F→ViewMoon:若是 RTL, 放給 synthesiser 去 optimize, 看作出來的04/27 19:45

8^F→ViewMoon:area, 再和 ROM area 比，看哪一個划算04/27 19:46

9^F→ViewMoon:不過若是太無規則性, synthesis 出來的 combational area04/27 19:47

10^F→ViewMoon:數倍於 F/F area, 那麼 synthesis 的 area 也不可信04/27 19:47

11^F→ViewMoon:因為它不會考慮到 routing area04/27 19:48

[問題] at89s51在不同工作頻率時的消耗電流?

[ Electronics ]3 留言, 推噓總分: 0

作者: mosquito520 - 發表於 2014/04/06 03:38(11年前)

1^F→ViewMoon:同步電路power正比於f*C*(V^2)04/06 09:19

2^F→ViewMoon:f和V是你能控制的04/06 09:24

[問題] design compiler synthesis遇到的問題

[ Electronics ]41 留言, 推噓總分: +8

作者: hkrist - 發表於 2014/01/15 10:01(12年前)

38^F推ViewMoon:現在所有 tool 都支援 assign 了, 包括 ICC02/02 10:49

39^F→ViewMoon:請確認你是用 dc_shell 產出的 .sdf 作 simulation02/02 10:50

40^F→ViewMoon:因為你是想討論 simulation 和 synthesis 的 correlation02/02 10:52

41^F→ViewMoon:而不是討論 synthesis 為什麼達不到 slack > 002/02 10:52

[問題] cycle broken

[ Electronics ]1 留言, 推噓總分: +1

作者: KenBlock - 發表於 2013/09/16 17:51(12年前)

1^F推ViewMoon:comb loopback ?02/02 10:57

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