[問題] verilog 節省版面 寫法

看板Electronics作者 (阿肥!!)時間10年前 (2014/04/25 10:59), 10年前編輯推噓4(4推 0噓 7→)
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小弟這邊想請教 我在寫一個pattern (RTL) 的時候 @(negedge CLK) case(KKK) 12'd0: FB_C=44 12'd1: FB_C=44 . . . 12'd4095: FB_C=74 endcase 那個case多達四千多行 請問有辦法在這個pattern裡面 呼叫 已經寫好的文字檔(那四千多行)嗎? 我google過 $fopen 跟 $readmemh 好像都不是這樣用 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.113.150.122 ※ 文章網址: http://www.ptt.cc/bbs/Electronics/M.1398394789.A.71F.html ※ 編輯: hoochie (140.113.150.122), 04/25/2014 11:01:04 ※ 編輯: hoochie (140.113.150.122), 04/25/2014 11:02:39
→
04/25 11:16, , 1F
`include
04/25 11:16, 1F
推
04/25 17:37, , 2F
可以把文字檔的值寫到陣列reg裡面
04/25 17:37, 2F
推
04/25 20:34, , 3F
下載ic contest 的試題，可以找到範例
04/25 20:34, 3F
推
04/26 00:08, , 4F
一樓正解
04/26 00:08, 4F
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04/26 22:39, , 5F
可是這並不能叫 RTL
04/26 22:39, 5F
推
04/27 19:31, , 6F
先談談你這四千多筆的規則性?
04/27 19:31, 6F
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04/27 19:45, , 7F
若是 RTL, 放給 synthesiser 去 optimize, 看作出來的
04/27 19:45, 7F
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04/27 19:46, , 8F
area, 再和 ROM area 比，看哪一個划算
04/27 19:46, 8F
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04/27 19:47, , 9F
不過若是太無規則性, synthesis 出來的 combational area
04/27 19:47, 9F
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04/27 19:47, , 10F
數倍於 F/F area, 那麼 synthesis 的 area 也不可信
04/27 19:47, 10F
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04/27 19:48, , 11F
因為它不會考慮到 routing area
04/27 19:48, 11F
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