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[ Electronics ]7 留言, 推噓總分: +2

作者: yaote - 發表於 2008/01/30 00:21(16年前)

1^F推srjek:你的觀念錯誤了，是因為你宣告posedge Clk，input才會慢一個01/30 00:26

2^F→srjek:clock cycle出來，不是因為宣告reg，你如果要讓他在當個時脈01/30 00:27

3^F→srjek:週期就將值送進去，要將sensitive list改成always@(State)01/30 00:27

4^F→srjek:另外因為先在變成sequential logic，下面最好改成blocking01/30 00:29

5^F→srjek:input = 1;01/30 00:30

6^F→srjek:打錯了，是combinational logic，非sequential logic01/30 00:31

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