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作者 rocmewtwo 在 PTT [ Programming ] 看板的留言(推文), 共13則
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[問題] 請教VHDL裡always的問題
[ Programming ]29 留言, 推噓總分: +2
作者: rocmewtwo - 發表於 2011/04/15 18:42(14年前)
9Frocmewtwo:抱歉我好像條件有寫錯了,以致於大家看140.138.224.111 04/16 01:18
10Frocmewtwo:錯方向...我改改140.138.224.111 04/16 01:18
11Frocmewtwo:其實我的問題是出在reset和clk重疊的時140.138.224.111 04/16 01:20
12Frocmewtwo:後,他們的判斷好像就不符合if else的140.138.224.111 04/16 01:20
13Frocmewtwo:結果?! 就是2ns那裡的問題 謝謝140.138.224.111 04/16 01:21
14Frocmewtwo:出來的結果確定無誤,是在code打的時候140.138.224.111 04/16 01:22
15Frocmewtwo:不小心改到了 抱歉140.138.224.111 04/16 01:23
18Frocmewtwo:回buganini: 改成 <= 好像也不行耶140.138.224.111 04/17 11:09
22Frocmewtwo:只改了reset的那邊,clk沒動140.138.224.111 04/17 19:39
23Frocmewtwo:那撮毛有什麼特別意義嗎>O<140.138.224.111 04/17 19:40
24Frocmewtwo:如果把else if(clk)改成 else140.138.224.111 04/17 19:49
25Frocmewtwo:是可以正常跑沒錯,但是雙信號判斷140.138.224.111 04/17 19:50
26Frocmewtwo:好像就會出錯Q_Q140.138.224.111 04/17 19:50
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