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作者 mono781010 在 PTT [ PLT ] 看板的留言(推文), 共7則
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[問題] Verilog的上層模組呼叫下層模組之輸出入
[ PLT ]7 留言, 推噓總分: +1
作者: moweb - 發表於 2009/03/18 03:49(16年前)
1Fmono781010:因為在你的看門狗輸入的兩個位腳設有兩個輸入[1:0]data06/08 21:19
2Fmono781010:在使用的時候要分開用06/08 21:19
3Fmono781010:正確用法↓06/08 21:20
4Fmono781010:Divider DIV_TO_WD(.clkd3([1]data), .clkdn([0]data))06/08 21:21
5Fmono781010:或是06/08 21:21
6Fmono781010:我上面打錯更正一下06/08 21:22
7Fmono781010:Divider DIV_TO_WD(.clkd3(data[1]), .clkdn(data[0]))06/08 21:22
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