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作者 kid0368 在 PTT [ CSSE ] 看板的留言(推文), 共6則
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[問題] Verilog的$random [(seed)]
[ CSSE ]14 留言, 推噓總分: +2
作者: kid0368 - 發表於 2011/07/24 20:06(13年前)
2F→kid0368:還是說這整個就只是假設= ="沒有意義....07/24 20:48
6F→kid0368:我記得%是Mod XDD好像是樓上說的這樣07/25 20:46
7F→kid0368:但樓上的大大= ="可以解釋一下為什麼MOD 1 會等於007/25 20:57
8F→kid0368:我突然忘記要怎麼解釋了...是說任何數對1取餘數07/25 20:57
9F→kid0368:商數只能為0 所以餘數不是1 嗎= ="07/25 20:58
14F→kid0368:我懂了 @@ 感謝T^T07/25 21:11
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