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作者 et3003 在 PTT [ Electronics ] 看板的留言(推文), 共5則
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[問題] verilog 關於 clock sync 的問題
[ Electronics ]5 留言, 推噓總分: 0
作者: kasl - 發表於 2011/09/14 22:07(12年前)
1Fet3003:簡單來說,你是想要一個能夠除基數的除頻器,且沒有phase 差09/16 19:35
2Fet3003:如果你除5的頻率不需要DUTY CYCLE 50/50 的話,是可以做到09/16 19:36
3Fet3003:你所選用的div因為是50/50,所以當然rising edg會有phase差09/16 19:38
4Fet3003:試著用COUNTER 產生60/40的週期,就能達到你的要求09/16 19:40
5Fet3003:另外,你有看哪個DFF 是有兩個clock source嗎?09/16 19:44
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