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作者 ericbao 在 PTT [ Electronics ] 看板的留言(推文), 共2則

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[問題] Cadence環境Verilog-A co-simulation

[ Electronics ]6 留言, 推噓總分: +1

作者: ericbao - 發表於 2014/05/29 19:18(10年前)

5^F→ericbao:全部的block都是schematic的時候可以順利run，但只要有05/30 14:11

6^F→ericbao:一個block換成verilog-A，上面的error就出現05/30 14:12

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