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作者 digicharat99 在 PTT [ Electronics ] 看板的留言(推文), 共7則
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[問題] verilog synthesis
[ Electronics ]14 留言, 推噓總分: +5
作者: n052111089 - 發表於 2009/06/28 19:02(16年前)
4Fdigicharat99:這很容易理解吧 如果 constraint 鬆速度不要求快06/29 01:03
5Fdigicharat99:那 design compiler 會選 area 小但 speed 慢的 cell06/29 01:05
6Fdigicharat99:如果要求速度快的話 那 design compiler 會選速度快06/29 01:05
7Fdigicharat99:但是 area 較大的 cell 去合成你要求的電路06/29 01:06
8Fdigicharat99:實際的例子大概就像 ripple adder 和 carry look06/29 01:08
9Fdigicharat99:ahead adder 的差別06/29 01:09
10Fdigicharat99:不管你是用哪套 design compiler 應該都是同樣觀念06/29 01:09
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