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作者 andy433268 在 PTT [ Electronics ] 看板的留言(推文), 共13則
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[問題] verilog waveform問題
[ Electronics ]40 留言, 推噓總分: +13
作者: andy433268 - 發表於 2014/12/17 14:17(9年前)
2Fandy433268: 可能說的不太清楚,我想表達的是Odd波形跟Even的波形12/17 14:56
3Fandy433268: 應該不會在同一個時間點上剛好只差not,而是Even取not12/17 15:00
4Fandy433268: 後,比Even的波形晚一個clk才傳給Odd12/17 15:02
9Fandy433268: 如果將訊號Odd改成Odd <= !(^Out),波形會一樣嗎?12/17 16:54
10Fandy433268: 我的認知是Odd <= !(Even)比Odd <= !(^Out)慢一個clk12/17 17:00
12Fandy433268: 所以你認為Odd <= !(Even)跟Odd <= !(^Out)的波形不一12/17 17:29
13Fandy433268: 樣?12/17 17:29
16Fandy433268: 我跑出來的模擬結果是一模一樣,思考不出來哪有問題12/17 18:30
19Fandy433268: 請問你是用哪套軟體? 我是用Quartus跑的12/17 20:33
23Fandy433268: 我當然知道同步進行...你哪一點看出我是覺得他是一行12/17 22:57
24Fandy433268: 行做完再做一行12/17 22:58
32Fandy433268: 這程式不是我寫的 我只覺得Odd波型畢然會晚Even 1T,12/18 15:50
33Fandy433268: 我是用Quartus 9.012/18 15:50
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