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作者 andy14 在 PTT [ Programming ] 看板的留言(推文), 共15則
限定看板:Programming
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[問題] Mealy machine的verilog(作業)
[ Programming ]1 留言, 推噓總分: 0
作者: Ori185 - 發表於 2020/05/31 17:16(5年前)
1Fandy14: 助教給的是錯的123.195.225.203 06/03 09:39
[問題] verilog自學線上課程或書本推薦消失
[ Programming ]22 留言, 推噓總分: +5
作者: Lenient - 發表於 2016/08/24 20:58(9年前)
1Fandy14: 不要當成程式來寫 這是在描述硬體180.176.83.78 08/24 21:34
2Fandy14: 先搞懂if else case assign = <= always180.176.83.78 08/24 21:36
3Fandy14: 等號左邊output 右邊input180.176.83.78 08/24 21:38
4Fandy14: 硬體裡需要存起來的值用always搭配<=180.176.83.78 08/24 21:40
5Fandy14: 不能合成的指令可以先不用了解180.176.83.78 08/24 21:52
6Fandy14: 初學寫硬體時for先不要用180.176.83.78 08/24 21:53
7Fandy14: 簡單講就是在定義硬體input output跟功能180.176.83.78 08/24 21:58
8Fandy14: 首先你必須要知道這電路長怎樣180.176.83.78 08/25 06:32
9Fandy14: http://goo.gl/cJ6e0G 可以參考這個180.176.83.78 08/25 06:33
14Fandy14: 先從Full Adder著手吧 網路上應該很多教學180.176.83.78 08/25 13:04
19Fandy14: 是指哪邊的in,out?最終硬體還是fulladder?180.176.83.78 08/25 19:28
20Fandy14: 不懂宣告module的IO?或是不知道怎麼引用?180.176.83.78 08/25 19:30
21Fandy14: 總之對頂層電路而言大部分是在接線180.176.83.78 08/25 19:39
22Fandy14: 宣告wire把各個參考的module接在一起180.176.83.78 08/25 19:41
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