[討論]目前design house純手動佈局的公司多嗎？

看板Tech_Job作者 (19930905)時間3年前 (2022/03/02 20:50), 編輯推噓31(32推 1噓 66→)
留言99則, 37人參與, 3年前最新討論串1/1
本人先簡單簡介一下 在竹北的design house 工作 公司是做led驅動ic為主 因為製程說真的都蠻接近學生時代接觸的 但感覺到1p4m以上 數位的layout 真的好複雜許多 甚至覺得apr搞定應該比較快 但公司的layout 人數真的不多 可能有特殊考量吧 不過目前layout 到有點職業倦怠 我的問題其實就是如標題 我自己覺得應該很少純人工layout 的公司吧 畢竟時間上真的差異很大 想問問各位的看法 另外想知道的是所有的數位電路都能夠用apr來實作嗎？ 因為目前碰到shift register 這個系統 感覺apr無法 因為會有racing 的問題 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 1.160.170.86 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1646225440.A.3F5.html
推
03/02 21:05, 3年前 , 1F
有人能看懂你在講什也很猛
03/02 21:05, 1F
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03/02 21:07, 3年前 , 2F
我應該講的還算明白吧 怎麼了？
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推
03/02 21:10, 3年前 , 3F
類比為主的混訊電路當然是用手畫啊
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03/02 21:14, 3年前 , 4F
好像也是 但應該有混訊的數位非常複雜的產品吧 因
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03/02 21:14, 3年前 , 5F
為是我第一份工作 可能見識不廣
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03/02 21:18, 3年前 , 6F
我的意思是包在類比內的邏輯電路用手畫
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推
03/02 21:20, 3年前 , 7F
純digital function block 就用apr
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03/02 21:22, 3年前 , 8F
不是你複雜還是可以把電路分類一下啊
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推
03/02 21:27, 3年前 , 9F
重要的類比電路就是只能靠人工
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03/02 21:31, 3年前 , 10F
回6樓 我是連數位function 的block都是用手動
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03/02 21:32, 3年前 , 11F
成本問題吧，tool跟會apr的人都比較貴
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03/02 21:33, 3年前 , 12F
一點點數位就手畫算了
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03/02 21:33, 3年前 , 13F
然後混訊 是有類比啦 但可能是面積要求 變成人工
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03/02 21:33, 3年前 , 14F
因為那個數位真的也不小 當然跟市面上比算小的
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03/02 22:08, 3年前 , 15F
算gate count啊，pm 會取捨吧...
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03/02 22:10, 3年前 , 16F
高速電路的數位都純手畫
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03/02 22:12, 3年前 , 17F
哈 可能還沒遇過gate count太多的問題
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推
03/02 22:15, 3年前 , 18F
ALU等 最內部的單元會
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推
03/02 22:37, 3年前 , 19F
數位都APR，其他手刻
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03/02 22:58, 3年前 , 20F
小塊邏輯或高速會手刻，多使用STD cell囉
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推
03/02 23:05, 3年前 , 21F
APR可以寫程式，你要的東西只是小蛋糕
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03/02 23:50, 3年前 , 22F
身為慘線仔聽不懂
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推
03/03 00:03, 3年前 , 23F
tool 設定好都可以進apr 做啊
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推
03/03 01:02, 3年前 , 24F
碩班經驗是不重要的數位控制電路可以APR 只要跟類比
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03/03 01:02, 3年前 , 25F
的人討論pin怎麼出就好 省事
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推
03/03 02:33, 3年前 , 26F
不多吧 看你製程不是最先進的 應該不是PPA考量才使
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03/03 02:33, 3年前 , 27F
用手工，那應該是成本考量，你們公司是不是沒有花
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03/03 02:33, 3年前 , 28F
錢買EDA TOOL，不然數位應該都能靠APR做出來，PPA
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03/03 02:33, 3年前 , 29F
好壞的問題而已。
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推
03/03 02:41, 3年前 , 30F
某幾塊IP 速度必須操很快才用手畫
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03/03 03:16, 3年前 , 31F
沒timing issue的話，用手畫確實最省面積
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推
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shift reg為什麼不能apr
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03/03 05:12, 3年前 , 33F
STA能描述的就用APR
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03/03 06:28, 3年前 , 34F
回Max大 他有辦法確認不會產生racing 現象應該就可
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以apr
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推
03/03 08:09, 3年前 , 36F
沒買eda tool，包給design service阿，這麼小的區塊
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03/03 08:09, 3年前 , 37F
不會很貴
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推
03/03 08:38, 3年前 , 38F
能用APR的不會叫你畫啦 你只是畫其中的小螺絲
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推
03/03 08:40, 3年前 , 39F
而且shift reg有什麼racing@@ 沒聽過
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推
03/03 11:06, 3年前 , 40F
這一般都是做mixed-signal 公司想省錢才搞出來的XD
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推
03/03 11:09, 3年前 , 41F
shift regiester 這種東西你做習慣了 寫script都可
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推
03/03 11:13, 3年前 , 42F
概念就跟做memory compiler 一樣
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推
03/03 11:18, 3年前 , 43F
什麼是1p4m
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推
03/03 11:22, 3年前 , 44F
回樓上 p=poly m=metal
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推
03/03 11:36, 3年前 , 45F
就cost down，不然走apr再harden，卡timing嚴謹多了
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推
03/03 11:39, 3年前 , 46F
std. cell lib搭配physical lib 就可以分析timing
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03/03 11:39, 3年前 , 47F
因為怠勤而有這想法很妙，都給apr做，你不就失業了
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03/03 11:39, 3年前 , 48F
？現在layout外包的很多喔，不想做容易被取代
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03/03 11:40, 3年前 , 49F
physical lib都rd估的，很多根本亂抓
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03/03 11:41, 3年前 , 50F
Digital可以用STA分析 mix sinal也可以轉spice分析
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03/03 11:43, 3年前 , 51F
只是STA需要有clock才好描述sdc, 要針對問題分析
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03/03 11:44, 3年前 , 52F
STA 的physical lib是APR做完去抽的model,成熟製程
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03/03 11:45, 3年前 , 53F
都很準了啦~
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03/03 11:45, 3年前 , 54F
偷偷說 蠻多外包給人做了
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推
03/03 11:53, 3年前 , 55F
你所謂的racing應該是hold time,數位分析很簡單
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推
03/03 11:56, 3年前 , 56F
手動很常見啊，以前同事把hdl當c寫得很開心，改線
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03/03 11:57, 3年前 , 57F
改了很久，因為當初寫的升遷當大主管了
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推
03/03 12:23, 3年前 , 58F
shift reg數位的東西才該用apr不是嗎？timing那些
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03/03 12:23, 3年前 , 59F
的有apr tool幫你handle啊，從RTL合成一路下去都不
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03/03 12:23, 3年前 , 60F
會有你說的問題
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03/03 12:38, 3年前 , 61F
見識太少XD
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03/03 12:40, 3年前 , 62F
我還在弄layout 啦 只是想問業界普遍的狀況
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03/03 12:54, 3年前 , 63F
其實就算大量APR讓手畫的需求變很少，公司只會減少l
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03/03 12:54, 3年前 , 64F
ayout人力讓loading差不多。
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03/03 13:26, 3年前 , 65F
大學作業apr出來一堆密密麻麻的線
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03/03 13:26, 3年前 , 66F
就覺得這東西真的能手畫嗎
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推
03/03 13:37, 3年前 , 67F
有full custom 1p10幾m的
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推
03/03 14:34, 3年前 , 68F
問一下各位大大，poly是指gate還是指多晶矽啊
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推
03/03 14:45, 3年前 , 69F
回樓上 poly是多晶矽 早期gate的主要材料 但先進製
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03/03 14:45, 3年前 , 70F
程基本上都演進為metal gate
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噓
03/03 17:32, 3年前 , 71F
shift register為啥無法用apr tool,阿不就一排regis
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03/03 17:32, 3年前 , 72F
ter
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03/03 17:33, 3年前 , 73F
racing是指setup time hold time racing?
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如果是的話 不就店buffer就好
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03/03 17:34, 3年前 , 75F
我好像沒聽過數位系統不能用apr 實作的情況
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03/03 17:35, 3年前 , 76F
*數位電路
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03/03 20:08, 3年前 , 77F
我內文沒說清楚 是指data和reset同走線方向時 會產
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03/03 20:08, 3年前 , 78F
生競賽的現象
03/03 20:08, 78F
推
03/03 21:07, 3年前 , 79F
請問layout racing問題是怎樣的問題啊
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03/03 21:10, 3年前 , 80F
資料會讀錯
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03/03 21:12, 3年前 , 81F
但我覺得這麼規律的layout apr tool應該是可以設定
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03/03 21:12, 3年前 , 82F
出pin位置解決這個問題
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03/03 23:11, 3年前 , 83F
現在某些類比都可以APR了 這公司是在用10年前的技
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03/03 23:11, 3年前 , 84F
術嗎?
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03/03 23:18, 3年前 , 85F
你要說的是data和clk同方向? 跨partition的bridge
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03/03 23:18, 3年前 , 86F
兩邊又要sync時就會遇到 M已經用幾年了 sdc還是自
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03/03 23:18, 3年前 , 87F
動生成的
03/03 23:18, 87F
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03/03 23:27, 3年前 , 88F
這東西第一個做的是高通 短距離的類型則是30年前貝
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03/03 23:27, 3年前 , 89F
爾實驗室的產物
03/03 23:27, 89F
推
03/03 23:33, 3年前 , 90F
手動柯數位電路，好奇timing跟IR怎麼分析
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03/03 23:34, 3年前 , 91F
*手動刻
03/03 23:34, 91F
推
03/04 00:02, 3年前 , 92F
你指的競賽現象應該滿基本款吧 ，線走一起，rest的
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03/04 00:02, 3年前 , 93F
cell vt net用好一點粗一點就好了
03/04 00:02, 93F
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03/04 03:09, 3年前 , 94F
本來就不應該reset放掉就馬上讓讓資料奔跑起來
03/04 03:09, 94F
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03/04 03:12, 3年前 , 95F
每個同步點reset都要多敲兩梯，資料當梯就動是找死
03/04 03:12, 95F
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03/04 08:38, 3年前 , 96F
單純只是不想花錢買EDA tool吧
03/04 08:38, 96F
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03/04 09:21, 3年前 , 97F
有些介面真的需要reset放掉馬上敲，要特殊處理。
03/04 09:21, 97F
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03/04 09:42, 3年前 , 98F
小公司有些覺得tool太貴 單純這樣而已
03/04 09:42, 98F
推
03/04 12:28, 3年前 , 99F
有類比就要人工吧 不是只有數位可以用apr？
03/04 12:28, 99F
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