Re: [請益] 數位需要會哪些技能？

看板Tech_Job作者 (bcew)時間4年前 (2019/06/27 12:33), 編輯推噓41(42推 1噓 17→)
留言60則, 45人參與, 4年前最新討論串2/2 (看更多)
Hi, 剛好有要回答別人打到一半的文件, 趁這次整個打完, 根據我公司的SSD IC開發流程， 簡單跟你說說需要哪些技能吧, 你就看看會不會做,不會的就是該學的. (1) 規劃階段 這主要是主管,PM,和資深工程師的事, 先決定有哪些規格, 例如NVMe要支援到哪個版本, 有甚麼Optional能力 Flash要支援那些種類, Performance要達到多少, 再來看看現有的IP夠不夠用, 不足的部分是要自己做,還是買新IP 這階段需要的技能， 就是各domain的深度和廣度, 靠持續的學習沒捷徑 (2) 前端階段 就是撰寫RTL code把整個IC實現, 建立開發環境,整合各個IP, 驗證各項功能 這階段是主要工作,需要的技能如下 (a) RTL coding Verilog語法特性是基本常識, (其他RTL像VHDL也一樣) 請不要把寫verilog當成寫軟體, 最好知道自己寫的每一行, 會合成出甚麼電路, 進一步要懂跨clock domain怎麼sync. (b) verificaiton by simulation 用NCverilog或VCS之類的跑模擬, 建test bench來驗證功能, 如果會用SystemVerilog, 或甚至UVM來加強/加速驗證也不錯 (c) verification by FPGA 把RTL燒進FPGA做功能性和大量驗證, 因為速度上不了ASIC的速度, 所以只有功能性, 要上去得要超貴的emulator, 大量資料是因為simulation跑個1ms, 就要半小時一小時, 用FPGA burn in跑個三天三夜都可以. 要燒進FPGA, 使用的tool要看FPGA品牌, 我公司用的是Xilinx, 使用的就是它家的Vivado, 原本可以從頭到尾都靠Vivado, 但為了更好的Synthsis結果， 我們有換Synplify. (d)簡單C語言能力 如果有和FW合作, 自己負責的IP有時總是要和FW debug, 所以要基本的看得懂他們在做什麼事, 如果可以,能看懂assembly code更好, 因為那才是CPU真正做的事, 有時候因為筆誤， 還是preprocesser directives, 會和C code要做的不一樣. (3) 後端階段 RTL開發到一定程度, 就會開始走design flow, (各公司有自己的名字) 先決定好SRAM的大小,數量,和形狀, 然後進行LEC, synthesis, P&R, STA... 如果公司夠大這些有另外的人負責, 數位IC工程師要做的, 就是當design flow的人在說timing不行, 像是進出SRAM的timing太差, 或是DFF a到DFF b的距離太長, 就要想辦法加DFF, 或改設計讓timing能過. 再來走到更後面, 當netlist的timing資訊抽出來了, 就要進行post-simulation, 和verificaiton by simulation差不多, 只是要在verilog描述掛sdf檔, 這時候會遭遇通常不是行為錯, 而是SRAM output或沒reset的DFF, 所產生的unknown會傳遞到整個電路, 要從一片紅的波形逐個往前追到源頭. (4) ASIC階段 後端人員解完所有timing, 前端人員跑完各製程corner的post sim, 就可以送到晶圓廠投片, 大家開心放假了, 等wafer出來,要先做CP測試, 封裝後還有FT測試, 這個都是前端階段由比較資深的人加進去的基本測試電路, 可以刷掉因為製程或封裝造成的損傷. 等Chip回到公司那天， 第一步先讓chip能正常動, 板子上錯件,接錯線, 各種人類可以造成的錯誤都有可能, 再來就是FPGA跑過的各種unit test, burn in test都接著跑, 最後還有各種相容性測試, 各客戶平的的問題, 都是見招拆招,和FW一起debug (通常FW會先自己弄,他們比較辛苦). 大概就是這樣, 碩班會有超大型積體電路設計的課, 記得要修, 實驗室有規定要CIC投片才能畢業的, 可以學更多(應徵面談加分), 如果可以，碩班學歷洗高一點， 應徵第一份工作有幫助。 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 223.139.46.30 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1561610007.A.C92.html
推
06/27 12:47, 4年前 , 1F
推 精闢
06/27 12:47, 1F
推
06/27 12:48, 4年前 , 2F
好文推
06/27 12:48, 2F
推
06/27 12:52, 4年前 , 3F
好文推
06/27 12:52, 3F
推
06/27 12:58, 4年前 , 4F
推 但我投片都講下線哈哈哈害我想到26流片
06/27 12:58, 4F
推
06/27 13:04, 4年前 , 5F
原po是個人才 這篇把所有fabless要做的都講完了
06/27 13:04, 5F
推
06/27 13:09, 4年前 , 6F
好文推喔
06/27 13:09, 6F
推
06/27 13:09, 4年前 , 7F
大陸豬屎屋表示 馬的直接買ip比較快啦
06/27 13:09, 7F
推
06/27 13:09, 4年前 , 8F
好文推一個
06/27 13:09, 8F
→
06/27 13:09, 4年前 , 9F
學歷唸高點比較實際 一般公司一個BU也才50個左右RD，
06/27 13:09, 9F
→
06/27 13:09, 4年前 , 10F
學歷絕對是基本門檻
06/27 13:09, 10F
→
06/27 13:10, 4年前 , 11F
像我學歷不好，中字雜魚只能待後段幫RD打雜QQ
06/27 13:10, 11F
推
06/27 13:14, 4年前 , 12F
好文推
06/27 13:14, 12F
推
06/27 13:15, 4年前 , 13F
大陸不是直接買IC 把mark洗掉換自己的嗎 哈哈哈
06/27 13:15, 13F
推
06/27 13:17, 4年前 , 14F
那他們只需要很屌的封裝廠就可以贏得半壁江山惹
06/27 13:17, 14F
噓
06/27 13:26, 4年前 , 15F
豬屎說要會那麼多 學歷還要高 可是賺的有比GG設備多嗎?
06/27 13:26, 15F
推
06/27 13:29, 4年前 , 16F
推，系統商打雜
06/27 13:29, 16F
→
06/27 13:30, 4年前 , 17F
賺的當然沒gg多，不過分的比gg 多就行
06/27 13:30, 17F
推
06/27 13:30, 4年前 , 18F
推
06/27 13:30, 18F
推
06/27 13:32, 4年前 , 19F
推! 不過跟系統廠好像 只是產品不一樣
06/27 13:32, 19F
→
06/27 13:34, 4年前 , 20F
通訊晶片也是這樣嗎?
06/27 13:34, 20F
→
06/27 13:43, 4年前 , 21F
系統廠都抄抄公板接接線 哪裡像了？
06/27 13:43, 21F
推
06/27 13:49, 4年前 , 22F
好文推
06/27 13:49, 22F
推
06/27 14:02, 4年前 , 23F
借問一下 post sim時跨clk domain造成的unknown propa
06/27 14:02, 23F
→
06/27 14:02, 4年前 , 24F
gation 通常大家是怎麼解的？ 出現再針對該DFF設noti
06/27 14:02, 24F
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06/27 14:02, 4年前 , 25F
mngcheck？
06/27 14:02, 25F
推
06/27 14:24, 4年前 , 26F
是滴。最多是用比較聰明的方法去撈出哪些要加 no timing
06/27 14:24, 26F
→
06/27 14:24, 4年前 , 27F
chk
06/27 14:24, 27F
推
06/27 14:58, 4年前 , 28F
推
06/27 14:58, 28F
推
06/27 15:08, 4年前 , 29F
值得推！
06/27 15:08, 29F
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06/27 15:25, 4年前 , 30F
GG打雜 CP質高 假RD自high
06/27 15:25, 30F
推
06/27 15:41, 4年前 , 31F
原PO少提到了 clock tree, reset tree, DFT, LPF....
06/27 15:41, 31F
→
06/27 15:44, 4年前 , 32F
cross clock domain 的 FF 可以用 DC script report 出來
06/27 15:44, 32F
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06/27 15:44, 4年前 , 33F
，再加 notimingcheck
06/27 15:44, 33F
→
06/27 16:03, 4年前 , 34F
如果是大公司應該會有CDC Flow
06/27 16:03, 34F
推
06/27 16:11, 4年前 , 35F
推好文
06/27 16:11, 35F
推
06/27 16:33, 4年前 , 36F
回樓上的..第一級的async的DFF..命名帶關鍵字..之後用per
06/27 16:33, 36F
→
06/27 16:33, 4年前 , 37F
l 在sdf把這些撈出來 timing修成0..
06/27 16:33, 37F
推
06/27 17:04, 4年前 , 38F
好文~
06/27 17:04, 38F
推
06/27 17:10, 4年前 , 39F
原po os：還是去GG輪班好了
06/27 17:10, 39F
推
06/27 17:18, 4年前 , 40F
說和系統廠像的應該是看不懂這篇在寫什麼吧...
06/27 17:18, 40F
推
06/27 17:46, 4年前 , 41F
推
06/27 17:46, 41F
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06/27 18:49, 4年前 , 42F
好文推
06/27 18:49, 42F
推
06/27 18:55, 4年前 , 43F
應該入精華
06/27 18:55, 43F
推
06/27 19:11, 4年前 , 44F
好文
06/27 19:11, 44F
推
06/27 19:15, 4年前 , 45F
推好文
06/27 19:15, 45F
推
06/27 19:25, 4年前 , 46F
推
06/27 19:25, 46F
推
06/27 19:43, 4年前 , 47F
大一，想考碩士的學生應該看到這篇少走許多冤枉路
06/27 19:43, 47F
推
06/27 20:05, 4年前 , 48F
推個
06/27 20:05, 48F
推
06/27 20:26, 4年前 , 49F
U質推
06/27 20:26, 49F
推
06/27 23:06, 4年前 , 50F
好文
06/27 23:06, 50F
推
06/28 00:13, 4年前 , 51F
謝謝分享,後悔當初沒走IC,現在只能期望能進豬屎打雜
06/28 00:13, 51F
推
06/28 00:21, 4年前 , 52F
Async的unknown喔，有一招看你敢不敢
06/28 00:21, 52F
→
06/28 00:22, 4年前 , 53F
直接改DFF verilog model,把primitive內
06/28 00:22, 53F
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06/28 00:23, 4年前 , 54F
Metastable從unknown改成unchange
06/28 00:23, 54F
推
06/28 01:39, 4年前 , 55F
豬屎屋的RD，大部分是有比GG設備多的啦
06/28 01:39, 55F
推
06/28 04:03, 4年前 , 56F
謝謝你回答我～～
06/28 04:03, 56F
推
06/28 06:23, 4年前 , 57F
中國人表示：狼性就是直接copy
06/28 06:23, 57F
推
06/28 09:20, 4年前 , 58F
推
06/28 09:20, 58F
推
06/29 15:49, 4年前 , 59F
好文..推
06/29 15:49, 59F
推
06/30 10:06, 4年前 , 60F
推 謝謝優質好文
06/30 10:06, 60F
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