[面試] 聯發科(MTK)數位IC設計研替面試問題分享
(代PO)
各位板友好 稍微分享一些面試時被問到的問題
希望有助於往後求職者事前的準備 謝謝
1. 解釋論文
2. 某相關專業科目只有X等第 成績似乎不太好?
3. Setup time & hold time, 誰受clock frequency影響較深?
為何如此?
4. Write-back & Write-through cache, 各舉一個優點
5. Branch predictor的實做方式
6. 增加clock frequency的電路設計方式
7. 如何降低數位電路的功耗?
8. 合成時 cross boundary optimization的優點與缺點
9. 合成後的power estimation 和實際做出來的chip有何差異?
10. 如何從合成後的電路數據來評估你的電路設計?
11. DFT對於flip-flop的clock以及reset有何限制?
12. 簡述SoC的design flow
13. 如何處理asynchronous clock domains之間的訊號傳輸?
14. 如何驗證你自己實做的電路是正確的?
15. 是否有解過DRC & LVS?
16. 各種team內部可能會出現的狀況的應對方式
17. 個人生活習慣問題
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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.112.25.121
※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1475920140.A.317.html
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