[討論] 怎樣算是一個有價值的數位IC designer

看板Tech_Job作者 (pig)時間12年前 (2013/03/23 13:29), 編輯推噓6(7推 1噓 33→)
留言41則, 13人參與, 最新討論串1/2 (看更多)
看到前面類比設計工程師的討論串, 說到類比工程師養成比數位還要久很多, 所以我想討論看看, 大家覺得當一個夠格的數位IC工程師, 須具備哪些技能呢? 又養成一個夠格的數位IC工程師需多久時間呢? 我想到的技能有如下: 1. 有設計大型IP的經驗, 知道如何制定architecture, 讓做出來的IP 可以取的area, performance, low power 的平衡 2. 有整合大型IP經驗, 熟悉AMBA Bus(AXI,AHB,APB) 3. 能快速讀通各式各樣的spec(例如USB3.0, SATA 等), 並融會貫通 4. 有系統view, 例如IP上FPGA, 或IC回來時有問題時,能快速找到問題點 5. 熟悉各種design flow 會用到的tool, 例如: Verdi, DC, Formal, Primetime, Primepower, Synplify, ISE 等 6. 熟悉Make/Perl, 有寫script 自動化的能力 7. 會SystemVerilog, 來幫助驗證IP 8. 懂SW/FW/Analog team 語言, 能和他們溝通, co-work 9. 當過和backend 的窗口, 有和backend 溝通的能力 10. 撰寫設計文件的能力, 有些人就是可以把自己design IP 的文件寫的非常好 11.吸取新知的能力, 因為IP新規格一直出來, tool 會一直更新 以上幾點是我看到周邊一些我認為還蠻厲害的數位工程師所想到的, 不知道大家有沒有覺得還缺哪幾項沒列到的, 大家覺得養成以上能力, 需要多久呢? 但有些我覺得要看公司環境, 畢竟也要主管肯給你機會讓你碰才有機會熟悉 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 114.44.219.114
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03/23 13:46, , 1F
最重要的一點,年紀不可超過35歲...
03/23 13:46, 1F
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03/23 13:50, , 2F
沒錯,我很好奇超過35歲的工程師都去哪了?
03/23 13:50, 2F
推
03/23 13:55, , 3F
退休了
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03/23 13:55, , 4F
去外商是一條路,如果在小公司會掛計畫經理頭銜繼續做工程師
03/23 13:55, 4F
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03/23 13:56, , 5F
寫給客戶看的文件隨便就好...給內部的就要很清楚!!
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03/23 13:58, , 6F
如果做到35歲沒替公司立下什麼戰績是有可能被請走...
03/23 13:58, 6F
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03/23 14:09, , 7F
如果是公司自己培養起來,只要產品線還在,有功勞,公司會給投
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03/23 14:11, , 8F
銜來留人,找年輕的來培訓兩年就跳走機會較大,公司開這麼久
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03/23 14:13, , 9F
主管也不是傻瓜...除非要做新產品老人學技術太慢才會找年輕
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03/23 14:21, , 10F
資深的會做IC系統規劃整合再分配一小block讓年輕的來coding
03/23 14:21, 10F
推
03/23 14:24, , 11F
內文這些都能具備的話就完美了 覺得能具備6 7項以上就很強
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推
03/23 14:33, , 12F
還有一項就是1和2的終極延伸---協調和整合Whole Chip的經驗
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03/23 14:34, , 13F
和能力 從整體大架構 各功能 應用 搭配底下Design都能掌握
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03/23 14:39, , 14F
不過這個也要有機會接觸 要有一定的經歷和熟悉度才行
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03/23 16:18, , 15F
這幾項全都cover也是神人了
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推
03/23 16:39, , 16F
這些還不夠.... pcb板上除了自己的chip 其他東西也要很清楚
03/23 16:39, 16F
推
03/23 16:59, , 17F
少了CDC和ATPG的能力
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03/23 17:12, , 18F
CDC全名是甚麼?
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03/23 17:27, , 19F
Clock Domain Crossing ?
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03/23 17:28, , 20F
應該是對Clock Domain/Clock Tree架構的規劃 不同Clock
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03/23 17:28, , 21F
Domain之間資料的處理(ex:非同步處理)之類的吧
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03/23 17:31, , 22F
若第1項有Multi-clock design 或是whole chip整合都會碰到
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03/23 17:36, , 23F
1 2項或即使不大的IP或整合 如果有多個clock都有可能碰得到
03/23 17:36, 23F
推
03/23 20:43, , 24F
不會CDC應該完全不能當數位電路工程師吧~~~
03/23 20:43, 24F
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03/23 20:44, , 25F
不過一個的確還欠一項，要能把電路做到比人家高頻
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03/23 20:45, , 26F
新手寫出來的RTL的確時脈低面積大，很多高手都是先有
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03/23 20:46, , 27F
gate-level的想法後再將電路以RTL實作出來
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03/23 20:51, , 28F
有時候要看產品應用 有時候是達到Function Spec定的工作
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03/23 20:51, , 29F
頻率即可 頻率再上去也不見得用的到 另外如果電路規模太大
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03/23 20:52, , 30F
要從Gate-level去想細部架構也不容易 通常是會從大方向或
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03/23 20:53, , 31F
大處想辦法去省面積 ex:Memory的運用 共用電路等等...
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03/23 20:56, , 32F
應該說在兼顧應用性和功能性等的前提下 將電路的架構面積
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03/23 20:57, , 33F
功耗做最理想化 另外還有設計如何能兼顧量產 測試 偵除錯等
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推
03/23 22:27, , 34F
畢竟也要主管肯給你機會讓你碰才有機會熟悉
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03/23 22:28, , 35F
如果在小公司會掛經理頭銜繼續做工程師
03/23 22:28, 35F
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03/23 22:28, , 36F
推 寫給客戶看的文件隨便就好...給內部的就要很清楚!
03/23 22:28, 36F
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03/23 22:31, , 37F
推 要做新產品老人學技術太慢又貴，年輕的有優勢
03/23 22:31, 37F
噓
03/23 22:37, , 38F
這種問題需要問嗎？？？？? 答案當然只有一個...........
03/23 22:37, 38F
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03/23 22:37, , 39F
打開你的薪資單，就知道"價值"在哪裡了！
03/23 22:37, 39F
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03/24 02:10, , 40F
小公司年薪150 不知價值高不高
03/24 02:10, 40F
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03/24 10:33, , 41F
能做多久也是一個重點
03/24 10:33, 41F
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