[新聞] 台積技術亮點總整理！一次掌握 Hybrid bonding、CFET、矽光子新進展

看板Stock作者enouch777 (雷)時間4周前 (2024/05/24 15:55)推噓17(17推 0噓 10→)

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原文標題：台積技術亮點總整理！一次掌握 Hybrid bonding、CFET、矽光子新進展 ※請勿刪減原文標題原文連結：https://technews.tw/2024/05/24/tsmc-2024-taiwan-technology-symposium-t echnology/ ※網址超過一行過長請用縮網址工具發布時間：May 24, 2024 by 林妤柔 ※請以原文網頁/報紙之發布時間為準記者署名：May 24, 2024 by 林妤柔 ※原文無記載者得留空原文內容：台積電 23 日舉辦技術論壇，台積電業務開發資深副總裁張曉強分享台積電目前最新技術，包括先進邏輯製程技術、先進封裝、未來電晶體架構 CFET，及矽光子或最新解決方案等。對此，本報也將這次論壇重點簡單進行整理，讓讀者們一次了解台積電的最新進度。本文章將依序進行介紹：先進製程相關技術：N3 家族 / N2 製程 / NanoFlex / A16 / 超級電軌 / CFET 先進封裝相關技術：SoW / 3DFabric / SoIC（&Hybrid bonding）/ CoWoS/InFo 特殊製程相關技術：矽光子先進製程 N3 家族 N3E 已於去年第四季進入量產，至於今年下半年準備量產的 N3P，良率表現接近 N3E，目前已經客戶產品設計定案（tape-out）。台積電指出，由於 N3P 在效能、功耗、面積（PPA）表現更優異，大多數 3 奈米產品都將採用 N3P 製程技術，未來可看到更多高階產品進入 3 奈米時代。產能部分，受惠 HPC、手機需求，台積電今年 3 奈米產能比去年增加三倍多，其實還不夠，還在努力滿足客戶需求。 N2 製程 N2 製程採用奈米片（Nanosheet）電晶體，提供更優異能源效率。目前 2 奈米技術進展順利，奈米晶片轉換表現達到目標 90%、轉換成良率也超過 80%，預計 2025 年量產。未來會有更多 N2 家族出現，包括 N2P、N2X 等應用。 NanoFlex 台積電 N2 技術將搭配 NanoFlex，在設計技術協同優化有新的突破。NanoFlex 為晶片設計人員提供靈活的2奈米標準元件，這是晶片設計的基本構建模組，高度較低的元件能節省面積，並擁有更高功耗效率；高度較高的元件則將效能最大化。過去設計很難把不同高度的元件整合在一起，而台積電最新技術能幫助客戶在相同的設計區塊中優化高低元件組合，可提升 15%的速度，進而在應用的功耗、效能及面積（PPA）之間取得最佳平衡。 A16 A16 技術將使用下一代奈米片技術結合超級電軌（Super Power Rail）架構，預計 2026 年下半年量產。這次會採用不同佈線，台積電認為這是高效能運算（HPC）產品的最佳解決方案。相較於 N2P 製程，使用超級電軌的 A16 在相同 Vdd（工作電壓）下，運算速度增加 8~10% ，在相同速度下，功耗降低 15~20%，晶片密度提升高達 1.10X。超級電軌隨著晶片堆疊層數越來越多，供電逐漸成為問題，因為需要穿越 10 到 20 層堆疊才能為下方的電晶體提供電力和數據訊號，且互連線和電源線共存的線路層架構也逐漸混亂，加上傳統製程涉及打洞，會消耗掉電晶體面積，因此背面供電技術變得越來越重要。台積電的「超級電軌」將供電網路移到晶圓背面，使晶圓正面釋放更多訊號網路的布局空間，提升邏輯密度和效能，另改善功率傳輸，大幅減少 IR 壓降。台積電也表示，這項技術是業界首創，保留柵極密度與元件寬度的彈性。 CFET 電晶體架構從平面式（planer）發展到 FinFET，再轉至奈米片架構，下一個製程之一是「互補式場效電晶體」（CFET），即將 nFET 和 pFET 垂直堆疊。這項技術將矽（Si）和鍺（Ge）等不同材料從上下方堆疊，使 p 型和 n 型的場效電晶體更靠近。透過這種疊加方式，CFET 消除 n to p 分開的瓶頸，將運作單元活動區域（cell ac tive area）面積減少 2 倍。台積電指出這項技術可大幅改善零組件電流，使 CFET 密度提升 1.5~2 倍。目前台積電已成功驗證在晶圓上，可把 nFET 和 pFET 放在電晶體上。張曉強過去也在 ISSCC 2024 分享台積電實驗室成功做出的 CFET 架構，當時他表示「這是在實驗室做出來真正的整合元件，可以看到曲線多麼漂亮（下圖左），這在推動電晶體架構的創新上是一大里程碑」。先進封裝 SoW（系統級整合技術） SoW 採用台積電 InFO 和 CoWoS 封裝技術，用整個晶圓將邏輯裸晶（Logic Die）和 HBM 記憶體整合起來。台積電希望不只是 Chip Level，希望透過 System level 使性能、速度等面向都有所提升。目前採用 InFO 技術的系統級晶圓已經量產，計畫開發並推出採 CoWoS 技術的系統級晶圓，整合 SoC 或 SoIC、HBM 及其他元件，預計 2027 年量產。目標用於 AI、HPC 領域，擴充下一代資料中心所需的運算能力。 3DFabric 台積電 3DFabric 技術家族包含 SoIC、CoWoS、InFO 三大平台，包括 2D 和3D 前端和後端互連技術。 SoIC SoIC 平台用於 3D 矽晶片堆疊，並提供 SoIC-P（Bumped）和 SoIC-X（Bumpless）兩種堆疊方案。SoIC-P 是微凸塊堆疊解決方案，適用行動應用等講求成本效益的應用。另一個 SoIC-X 解決方式採 Hybrid Bonding（混合鍵合），適合 HPC、AI 領域，此解決方案好處是接點間距（Pitch）可做到幾微米（μm），增加兩個晶片間的互連接口（intercon nect interface），使互聯密度達到新的層級。張曉強指出，台積電目前 Hybrid Bonding 的鍵合間距（Bond pitch）密度目前可做到 6 微米，未來可到 2-3 微米；同時推進微凸塊（Micron Bump）技術，目前在三十幾個微米，未來目標是降到十幾個微米。台積電透露，目前看到客戶對於 SoIC-X 技術需求逐漸增加，預計到 2026 年底將會有 30 個客戶設計定案。 CoWoS/InFO CoWoS 包括 CoWoS-S、CoWoS-L 和 CoWoS-R，主要是根據中介層材質不同，成本也不同。C oWoS-S 中介層是採用矽（Sillicon），CoWoS-L 使用 LSI（本地矽互連），CoWoS-R 中介層使用 RDL 布線來連接小晶片。根據產品需求，SoIC 晶片可與 CoWoS 或 InFO 整合。台積電和 Nvidia 合作推出的 Blackwell AI 加速器，採用 CoWoS-L 技術，為 2 個採用 5 奈米製程的 SoC 和 8 個 HBM 堆疊整合在一個模組。此外，台積電 CoWoS 技術可將先進的 SoC/SoIC 與 HBM 進行整合，滿足市面上 AI 晶片的嚴苛要求。台積目前 SoIC 已透過 CoWoS-S 量產出貨，並計畫開發一種 8 倍光罩尺寸的 S oIC 晶片（採 A16 製程）和 12 個高頻寬記憶體堆疊的 CoWoS 解決方案（下圖的中下方），預計 2027 年開始量產。矽光子張曉強指出，矽光子主要有兩個部分，其中一個為光子部分，如光波導等，不需要非常高的製程，65 奈米製程即可；另一個是電的部分，電光要進行轉換，電必須越來越快，因此需要 7 奈米、甚至 5 奈米先進製程加入。針對矽光子的布局，台積電正在研發 COUPE（緊湊型通用光子引擎），將電子裸晶（EIC）透過 SoIC-X 的 3D堆疊技術，堆疊在光子裸晶（PIC）上，使功耗帶來巨大改進，疊起來後面積也會縮小。相較傳統堆疊，這種方式能使裸晶對裸晶介面有最低電阻及更高能源效率。值得注意的是，透過 SoIC-X 的銅對銅（Cu-Cu）Hybrid Bonding，可實現超高速 RF 射頻訊號。張曉強解釋，之後 COUPE（即光子引擎）會再與運算晶片（Compute Die）整合起來，也需要很多纜線進來接上，因此 3D 堆疊技術相當重要。台積電計畫 2025 年完成小型插拔式連接器的 COUPE 驗證，於 2026 年整合到共同封裝光學元件（CPO）的 CoWoS 封裝基板，使 EIC/PIC/交換器在封裝層高度整合，這有助於降低 2 倍功耗、延遲降低 10倍。此外，台積電也打算將 COUPE 整合進 CoWoS 中介層中，進而將功耗再降低 5 倍、延遲再降低 2 倍。目前 COUPE 產品主要適用於 HPC 領域或資料中心。（首圖來源：台積電）心得/評論：今年用N3E 明年用N3P 後年用N2 GAA 看不出來intel要怎麼贏？三星要怎樣彎道超車？以前是台積逆向工程看intel。現在早就都是intel跟三星再逆向工程看台積了吧！ 1000似乎算便宜的 ※必需填寫滿30正體中文字，無意義者板規處分 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 42.77.74.122 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Stock/M.1716537341.A.EBD.html

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jalai

05/24 15:56, 4周前 , 1^F

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推

thetide0512

05/24 16:01, 4周前 , 2^F

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saisai34

05/24 16:06, 4周前 , 3^F

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