Re: [問題] 清交資工的差別在哪

看板SENIORHIGH作者 (tipsofwarren)時間7年前 (2017/04/28 15:54), 編輯推噓5(509)
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※ 引述《hsnuonly (′・ω・‵)》之銘言: : ※ 引述《isbecky27 ((暱稱))》之銘言: 面試過幾個資電碩士, 號稱 verilog 有得過牌的, 就問他們 數位電路 需要滿足 setup time, hold time 的原因 (答案應該是史密斯數位電路第三冊, 老魯記性太插), 沒人答得出來. 真是藍瘦香菇. -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 1.160.36.50 ※ 文章網址: https://www.ptt.cc/bbs/SENIORHIGH/M.1493366081.A.DD1.html

04/28 16:05, , 1F
Vlsi 有修過都應該知道為什麼吧
04/28 16:05, 1F

04/28 16:08, , 2F
1F 賈伯斯還是庫克?!
04/28 16:08, 2F

04/28 16:09, , 3F
愈基礎 愈容易倒 常常遇到
04/28 16:09, 3F

04/28 18:27, , 4F
唉 老實講拉 這種比賽根本沒人在考慮setup/hold
04/28 18:27, 4F

04/28 18:29, , 5F
time之類的東西吧 現在資工系在教Verilog 根本沒提
04/28 18:29, 5F

04/28 18:29, , 6F
拿了快板子 就直接要你硬上了 除非有去修VLSI 不然
04/28 18:29, 6F

04/28 18:29, , 7F
重點都放在有沒有辦法把助教出的lab的功能做出來@@
04/28 18:29, 7F

04/28 19:58, , 8F
這我化工系的都知道了 但這個寫數位的會在意嗎?
04/28 19:58, 8F

04/28 20:35, , 9F
大GG正解,沒修過VLSI大概不覺得這很重要
04/28 20:35, 9F

04/28 22:57, , 10F
這個大一就教了 只是Verilog競賽不會比這個
04/28 22:57, 10F

04/28 22:58, , 11F
Verilog把大部分物理性質封裝起來了 只要管實作
04/28 22:58, 11F

05/01 10:23, , 12F
上課有提過,但是過了一學期就忘了,還有跟bigGG說
05/01 10:23, 12F

05/01 10:23, , 13F
的一樣,學生只在意作業寫不寫的出來不會鳥你什麼ti
05/01 10:23, 13F

05/01 10:23, , 14F
me的
05/01 10:23, 14F
文章代碼(AID): #1P0lL1tH (SENIORHIGH)
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