[問題] VERILOG/VHDL 現在用的除法

看板Programming作者 (洋蔥)時間16年前 (2007/12/11 11:32), 編輯推噓0(0推 0噓 1→)
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請問各位大大 在VHDL中現在用的除法要怎麼寫 聽說只需要3-5行就可以寫出來了~可是我怎麼找都找不到這總方法 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 218.164.224.56
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12/11 14:38, , 1F
c=a/b <- 不是就是這樣嗎
12/11 14:38, 1F
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文章代碼(AID): #17NWJK6A (Programming)
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