Re: [閒聊] 數位電路

看板Marginalman作者 (C語言編程)時間7年前 (2018/03/22 13:38), 7年前編輯推噓4(402)
留言6則, 5人參與, 7年前最新討論串2/2 (看更多)
※ 引述《Apache (阿帕契)》之銘言: : 不教Verilog : 真的是店到有剩 119== : 雖然課叫數位系統 : 但我覺得系英文叫Computer Science : 畢業莓寫過Verilog : 應該要感到羞愧 寫verilog沒有前途啦 我以前寫verilog寫完 還拿去APR轉成電路layout 然後再跟custom layout的anal電路接起來 幹還都我自己畫的 跑post sim時只能一直禱告parasitic capacitance不要吃掉訊號害我comparator死掉 哦幹運氣好 還真的會動 量測時還接上xilinx FPGA 也自己寫verilog送訊號 幹 看到示波器跑出正確結果時都快哭了 最後發現寫verilog沒有前途 轉CS又是後話了 唉 當初花那麼多時間 都拿去讀資結演算法刷leetcode多好 -- 4番街 バー・ぴぃちぴっと 大塚麗夏 木谷椎 きんく 前島龍 国崎蛍 ハッチ Quzilax 雪野みなと 鬼束直 東山翔 As109 へんりいだ 源五郎 モチ 鈴木狂太郎 冬野みかん らする 40010壱号 あかざわRED チームキハラ 岡田コウ たまちゆき 上田裕 へんりいだ 暗中模索 いちはや 小路あゆむ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.112.25.100 ※ 文章網址: https://www.ptt.cc/bbs/Marginalman/M.1521697114.A.CA0.html ※ 編輯: Cprogramming (140.112.25.100), 03/22/2018 13:39:52

03/22 13:45, 7年前 , 1F
神經病才走硬體
03/22 13:45, 1F

03/22 13:46, 7年前 , 2F
QQ
03/22 13:46, 2F

03/22 14:02, 7年前 , 3F
至少Verilog是code 手拉PCB電路圖更沒前途==
03/22 14:02, 3F

03/22 14:21, 7年前 , 4F
寫verilog真的沒前途嗎QAQ
03/22 14:21, 4F

03/22 14:34, 7年前 , 5F
好險第一志願填CS 遇到中國好幾個EE留美的也說想轉CS ==
03/22 14:34, 5F

03/22 14:43, 7年前 , 6F
中國EE是真的不行 台灣EE算景氣了
03/22 14:43, 6F
文章代碼(AID): #1Qiq5QoW (Marginalman)
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