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討論串[理工] 計組 99清大資工
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#3
Re: [理工] 計組 99清大資工
推噓2(2推 0噓 2→)留言4則，0人參與, 最新作者mqazz1 (無法顯示)時間14年前 (2011/12/11 21:14), 編輯資訊
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因為single cycle的critical path取決於最長的指令lw. 切成4個stage 然後每個stage有額外的1 ns delay. 所以沒delay時 balance的切4 stage. 每stage要10/4 = 2.5ns. 再加上額外的1ns delay 所以要3.5ns.
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#2
Re: [理工] 計組 99清大資工
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者suscym (DoDreamEr)時間14年前 (2011/12/11 20:58), 編輯資訊
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這部分我也有點困惑 看原文推文還是有所不解. single-cycle的instruction time 是10ns沒錯 (一條指令而言). pipeline 的instruction time就不大懂是3.5ns了 3.5不是才一個stage的cycle time嗎. 若是不想這麼多 單純代Spe
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#1
[理工] 計組 99清大資工
推噓0(0推 0噓 9→)留言9則，0人參與, 最新作者SiriusCloud (古月小楓)時間14年前 (2011/11/03 12:04), 編輯資訊
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Assume that a single cycle datapath with the critical path. of 10 ns can be partitioned into arbitary number of balanced. stages for pipelining , and
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